Добро пожаловать! Вы можете войти или зарегистрироваться
Обратная связь
Visa MasterCard WebMoney Яндекс.Деньги PayPal
+7 (495) 638-5305
+7 (812) 380-5006
Мой регион
Логическое проектирование и верификация систем на SystemVerilog
Дональд Томас
[Previous]
[далее]
Логическое проектирование и верификация систем на SystemVerilog
Заглянуть внутрь
Логическое проектирование и верификация систем на SystemVerilog






Дональд Томас

Логическое проектирование и верификация систем на SystemVerilog

бумажная книга

     
(0 голосов )
  • ISBN: 978-5-97060-619-3
  • 384 страницы
  • июнь 2019
  • ДМК Пресс
  • 700 г

Аннотация к книге "Логическое проектирование и верификация систем на SystemVerilog"

Книга посвящена SystemVerilog – языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в моделях, программные абстракции, упрощающие разработку тестовых окружений,...