Глава 1. Средства и приемы функционального моделирования радиоэлектронных
систем.
1.1. Общие сведения
1.2. Пример обоснования структуры и параметров цифровых фильтров
1.3. Построение и моделирование демодуляторов ЧМн-сигнала в пакете Simulink
программы Matlab.
1.4. Программа анализа динамических свойств систем SystemView компании Elanix
1.5. Программа моделирования систем и анализа данных LabView фирмы
National Instruments

Глава 2. Программируемые логические интегральные схемы: элементная база и
системы проектирования.
2.1. Обзор архитектур программируемых логических интегральных схем.
2.2. Выбор ПЛИС для реализации проекта
2.3 Программирование и реконфигурирование в системе
2.4. Конфигурационные ПЗУ и режимы загрузки.
2.5. Система проектирования MAX+PLUS II
2.5.1 Процедура разработки проекта
2.5.2. Редакторы MAX PLUS II
2.5.3 Процесс компиляции
2.5.4. Верификация проекта
2.6. Программное обеспечение проектирования на ПЛИС фирмы Xilinx.
2.7. Средства визуальной разработки цифровых автоматов.

Глава 3. Языки описания аппратуры: синтаксис и особенности применения
3.1. Общие сведения
3.2. Язык описания аппаратуры AHDL
3.2.1 Общие сведения
3.2.2 Использование чисел и констант в языке AHDL
3.2.2.1 Использование чисел
3.2.2.2. Использование констант
3.2.3. Комбинационная логика
3.2.3.1. Реализация булевых выражений и уравнений
3.2.3.2. Объявление NODE (узел)
3.2.3.3. Определение групп
3.2.3.4. Реализация условной логики
3.2.3.4.1. Логика оператора IF
3.2.3.4.2. Логика оператора CASE
3.2.3.4.3. Сравнение операторов IF и CASE
3.2.3.5. Описание дешифраторов
3.2.3.6. Использование для переменных значений по умолчанию
3.2.3.7. Реализация логики с активным низким уровнем
3.2.3.8. Реализация двунаправленных выводов
3.2.4. Последовательностная логика в AHDL
3.2.4.1. Объявление регистров
3.2.4.2. Объявление регистровых выходов
3.2.4.3. Создание описаний счетчиков
3.2.5. Цифровые автоматы с памятью (state mashine) в AHDL
3.2.5.2. Установка сигналов Clock, Reset и Enable
3.2.5.3. Задание выходных значений для состояний
3.2.5.4. Задание переходов между состояниями
3.2.5.5. Присвоение битов и значений в цифровом автомате
3.2.5.6. Цифровоые автоматы с синхронными выходами
3.2.5.7. Цифровые автоматы с асинхронными выходами
3.2.6. Реализация иерархического проекта
3.2.6.1. Использование макрофункций системы Altera MAX+PLUS II
3.2.6.2. Создание и применение пользовательских макрофункций
3.2.6.3. Определение пользовательской макрофункции
3.2.6.4. Импорт и экспорт цифровых автоматов (state machine)
3.2.7. Управление синтезом
3.2.7.1. Реализация примитивов LCELL и SOFT
3.2.8. Элементы языка AHDL
3.2.8.1.Зарезервированные ключевые слова
3.2.8.2. Символы
3.2.8.3. Имена в кавычках и без кавычек
3.2.8.4. Группы
3.2.8.4.1. Формат записи групп
3.2.8.4.2. Диапазон и поддиапазон групп
3.2.8.5. Числа в языке AHDL
3.2.8.6. Булевы выражения
3.2.8.7. Логические операторы
3.2.8.8. Выражения с оператором NOT
3.2.8.9. Выражения с операторами AND, NAND, OR, NOR, XOR, & XNOR
3.2.8.10. Арифметические операторы
3.2.8.11. Компараторы (Операторы сравнения)
3.2.8.12. Приоритеты в булевых уравнениях
3.2.8.13. Примитивы
3.2.8.14. Порты
3.8.14.1. Порты текущего файла
3.2.8.14.2. Порты экземпляров компонента
3.3. Язык описания аппаратуры VHDL
3.3.1.Общие сведения
3.3.2. Средства объявления объектов entity и их архитектур architecture.
3.3.3. Алфавит языка
3.3.3.1.Комментарии
3.3.3.2.Числа
3.3.3.3. Символы
3.3.3.4. Строки
3.3.4. Типы данных.
3.3.4.1. Простые типы
3.3.4.2. Сложные типы
3.3.4.3. Описание простых типов
3.3.4.5. Подтипы
3.3.5. Операторы VHDL
3.3.5.1. Основы синтаксиса
3.3.5.2. Объекты
3.3.5.3. Атрибуты
3.3.5.4. Компоненты
3.3.5.5. Выражения
3.3.6. Интерфейс и тело объекта.
3.3.7. Описание простого объекта.
3.3.7.1. Поведенческое описание архитектуры
3.3.7.2. Потоковое описание
3.3.7.3.. Структурное описание архитектуры.
3.3.8. Описание конфигурации.
3.3.9. Векторные сигналы и регулярные структуры.
3.3.10. Задержки сигналов и параметры настройки.
3.3.11. Атрибуты сигналов и контроль запрещенных ситуаций.
3.3.12. Алфавит моделирования и пакеты.
3.3.13. Задание монтажного "или" и общей шины.
3.4. Язык описания аппартуры Verilog.
3.4.1. Общие сведения
3.4.2. Операторы
3.4.3. Числа в Verilog.
3.4.3.1. Целые числа (Integers)
3.4.3.2. Неопределенное и высокоимпедансное состояния (X and Z values)
3.4.3.4. Отрицательные числа (Negative numbers )
3.4.3.5. Символ подчеркивания (Underscore )
3.4.3.6. Действительные числа (Real )
3.4.3.7. Строки (Strings )
3.4.4.Цепи в Verilog (Nets)
3.4.5. Регистры (Registers )
3.4.6. Векторы (Vectors )
3.4.7. Массивы (Arrays )
3.4.8. Регистровые файлы (Memories )
3.4.9. Элементы с третьим состоянием (Tri-state)
3.4.10. Арифметические операторы (Arithmetic operators )
3.4.11. Логические операторы (Logical Operators)
3.4.12. Операторы отношения (Relational Operators)
3.4.13. Операторы эквивалентности (Equality )
3.4.14. Поразрядные Операторы (Bitwise Operators )
3.4.15.Операторы приведения (Reduction Operator )
3.4.16.Операторы сдвига (Shift Operator).
3.4.17. Конкатенация (объединение,Concatenation )
3.4.18. Повторение (Replication )
3.4.19. Системные директивы (System Tasks )
3.4.20. Контроль процесса моделирования (Monitoring a Simulation).
3.4.21. Окончание моделирования (Ending a simulation)
3.4.22. Проектирование комбинационных схем: пример проектирования
мультиплексора 4 в 1.
3.4.22.1. Реализация на уровне логических вентилей (Gate Level Implementation)
3.4.22.2.Реализация мультиплексора с помощью логических операторов
(Logic Statement Implementation)
3.4.22.3. Реализация с помощью оператора выбора (Case Statement Implementation )
3.4.22.4. Реализация с использованием условного оператора
(Conditional Operator Implementation )
3.4.22.5. Тестовый модуль (The Stimulus Module )
3.4.24. Модули проекта (Design Blocks Modules)
3.4.25. Порты (Ports)
3.4.26. Правила соединения (Connection Rules )
3.4.27. Базовые блоки (Basic Blocks )
3.4.28. Инициализация (Initial Block )
3.4.29. Конструкция always (Always Block )
3.4.30. Пример проектирования последовательностного устройства:
двоичный счетчик
3.4.30.1. Поведенческая модель (Behavioural Model )
3.4.31. Временной контроль (Timing Control )
3.4.31.1. Задержки (Delay)
3.4.31.2. Событийный контроль (Event-Based control)
3.4.31.3. Защелкивание (Triggers )
3.4.31.4. Список сигналов возбуждения (Sensitivity List )
3.4.31.5. Задержка распространения в вентиле (Gate Delays )
3.4.32. Операторы ветвления (Branch Statements )
3.4.32.1. Оператор if ( if statement)
3.4.32.2. Оператор выбора (case statement)
3.4.32.3.Оператор ветвления (conditional operator. )
3.4.33. Циклы (Looping Constructs)
3.4.33.1. Цикл While (While Loop )
3.4.33.2. Цикл For (For Loop )
3.4.33.3. Цикл Repeat (Repeat Loop )
3.4.33.4. Вечный цикл (Forever Loop )
3.4.34. Работа с файлами в Verilog
3.4.34.1. Открытие файла (Opening a file )
3.4.34.2. Запись в файл (Writing to a file )
3.4.34.3.Закрытие файла (Closing a file )
3.4.35. Инициализация регистровых файлов (памяти) (Initialising Memories )
3.4.36. Задание векторов входных сигналов для моделирования
(Verilog Input Vectors )
3.5. Примеры проектирования цифровых устройств с использованием языков
описания аппаратуры.
3.5.1. Общие сведения
3.5.2. Триггеры и регистры (Flip-Flops, Registers)
3.5.3. Построение устройств потоковой обработки данных (Datapath logic)
3.5.4. Счетчики
3.5.5. Арифметические устройства
3.5.6.Конечные автоматы (Finite State Machine)
3.5.7. Элементы ввода - вывода
3.5.8.Параметризация
3.5.9. Спрецифика проектирования устройств с учетом архитектурных
особенностей ПЛИС
3.5.10. Совместное использование ресурсов
3.5.12. Дублирование регистра.
3.5.13.Создание описаний с учетом особенностей архитектуры ПЛИС
(Technology Specific Coding Techniques).
3.5.15. Преобразователь параллельного кода в последовательный.
3.5.16. Описание цифрового фильтра
3.5.17. Арифметические узлы на AHDL
3.5.18. Пример описания синтезатора отсчетов на языке AHDL
3.5.19. Реализация нейрона на AHDL

Глава 4. Программируемые аналоговые интегральные схемы.
4.1. Общие сведения
4.2. Архитектуры ПАИС

Глава 5. Особенности разработки конструкторской документации РЭА и подготовки
производства аппаратуры с применением САПР.
5.1. Общие сведения
5.2. Особенности оформления конструкторской документации РЭА в соответствии с
ЕСКД
5.2 Практические рекомендации по разработке конструкций РЭА и печатных плат.
5.3 Алгоритмы и программы автоматической трассировки печатных плат
5.4. Система автоматической трассировки печатных плат SPECCTRA
5.5. Анализ целостности сигналов на печатных платах Утилита анализа целостности
сигналов ACCEL Signal Integrity
5.6. Тепловые режимы конструкций РЭА и их анализ.
5.7. Программное обеспечение технологической подготовки производства плат

Приложение1. Синтаксис языка AHDL

Приложение 2. Синтаксис языка Verilog
П2.1. Список операторов Verilog
П2.2. Приоритет операторов
П2.3. Ключевые слова (Keywords )
П2.4.Директивы компилятора
П2.5. Типы цепей (Net Types)

Приложение 3. Синтезируемое подмножество VHDL
П3.1. Общие сведения
П3.2. Переопределенные типы (redefined types)
П3.3.Методика верификациии синтезируемого описания (Verification methodology)
П3.3.1. Верификация комбинационных устройств (Combinational verification)
П3.3.2. Верификация последовательностных устройств (Sequential verification)
П3.4. Моделирование элементов аппаратуры (Modeling hardware elements)
П3.4.1. Синхронные последовательностные схемы (Edge-sensitive sequential logic)
П3.4.1.1. Типы тактового сигнала (Clock signal type)
П3.4.1.2. Определение фронта тактового сигнала
П3.4.1.3. Передний фронт
П3.4.1.4. Задний фронт
П3.4.2. Описание синхронных последовательностных устройств
П3.4.2.1.Использование оператора IF
П3.4.2.2. Использование конструкции wait
П3.4.3. Асинхронные сброс и установка (asynchronous set-reset)
П3.4.4. Последовательностные узлы с потенциальным управлением
(Level-sensitive sequential logic)
П3.4.5. Логика с третьим состоянием и моделирование шин
(Three-state and bus modeling)
П3.4.6. Описание комбинационных логических схем (Modeling combinational logic)
П3.5. Диррективы компилятора (псевдокомментарии, Pragmas)
П3.5.1. Аттрибуты компилятора(Attributes)
П3.5.1.1. Аттрибут компилятора ENUM_ENCODING
П3.5.2.Метакомментарии (Metacomments)
П3.6. Синтаксис синтезируемого подмножества VHDL.
П3.6.1. Описание интерфейса (Entity declarations)
П3.6.2. Заголовок интерфейса (Entity header)
П3.6.3.Настраиваемые типы (Generics)
П3.6.4. Порты (Ports)
П3.6.5. Описание интерфейсной части (Entity declarative part)
П3.6.6.Описание операторов интерфейса (Entity statement part)
П3.6.7. Архитектурные тела (Architecture bodies)
П3.6.8. Объявление архитектуры (Architecture declarative part)
П3.6.9. Операторы архитектуры (Architecture statement part)
П3.6.10. Объявление конфигурации (Configuration declaration)
П3.6.11. Конфигурация блока (Block configuration)
П3.6.12. Конфигурация компонента (Component configuration)
П3.6.13. Объявление подпрограмм (Subprogram declarations)
Формальные пароаметры (Formal parameters)
П3.6.14. Тело подпрограммы (Subprogram bodies)
П3.6.15. Перегрузка подпрограмм (Subprogram overloading)
П3.6.16. Разрешающие функции (Resolution functions)
П3.6.17. Объявление пакета (Package declarations)
П3.6.18. Тело пакета (Package bodies)
П3.6.19. Скалярные типы (Scalar types)
П3.6.20. Перечеслимые типы (Enumeration types)
П3.6.21. Предопределенные перечислимые типы (Predefined enumeration types)
П3.6.22. Целочисленные типы (Integer types)
П3.6.23. Физические типы (Physical types)
П3.6.24. Типы с плавающей точкой (Floating point types)
П3.6.25. Смешанные типы (Composite types)
П3.6.26. Векторные типы (Array types)
П3.6.27. Ограничения индекса и дискретные диапазоны
(Index constraints and discrete ranges)
П3.6.28. Предопределенный вектор (Predefined array types)
П3.6.29. Записи (Record types)
П3.6.30. Типы доступа (Access types)
П3.6.31. Неполное объявление типов (Incomplete type declarations)
П3.6.32. Распределение объектов (Allocation and deallocation of objects)
П3.6.33. Файловые типы (File types)
П3.6.34. Операции над файлами (File operations)
П3.6.35. Объявления (Declarations)
П3.6.36. Объявление типов (Type declarations)
П3.6.37. Объявление подтипов (Subtype declarations)
П3.6.38. Объявление объектов (Object declarations)
П3.6.39.Объявление констант (Constant declarations)
П3.6.40. Объявление сигналов (Signal declarations)
П3.6.41. Объявление переменных (Variable declarations)
П3.6.42. Объявление файла (File declarations)
П3.6.43. Объявление интерфейса(Interface declarations)
П3.6.44. Список интерфейса (Interface lists)
П3.6.45. Список ассоциаций (Association lists)
П3.6.46. Объявление псевдонимов (Alias declarations)
П3.6.47. Объявление аттрибутов (Attribute declarations)
П3.6.48. Объявление компонентов (Component declarations)
П3.6.49. Объявление шаблона группы (Group template declarations)
П3.6.50. Объявление группы (Group declarations)
П3.6.51. Оперделение аттрибутов (Attribute specification)
П3.6.52. Определение конфигурации (Configuration specification)
П3.6.53. Индикация связей (Binding indication)
П3.6.54. Индикация связей по умолчанию (Default binding indication)
П3.6.55. Определение разрыва связи (Disconnection specification)
П3.6.56. Имена (Names)
П3.6.57.Простые имена (Simple names)
П3.6.58. Выбранные имена (Selected names)
П3.6.59. Индексированные имена (Indexed names)
П3.6.60. Имена части массива (Slice names)
П3.6.61. Имена атрибутов(Attribute names)
П3.6.62. Выражения (Expressions)
П3.6.63. Операторы (Operators)
П3.6.64.Логические операторы (Logical operators)
П3.6.65. Операторы отношения (Relational operators)
П3.6.66. Операторы сдвига (Shift operators)
П3.6.67. Операторы сложения (Adding operators)
П3.6.68. Операторы смены знака (Sign operators)
П3.6.69. Операторы умножения (Multiplying operators)
П3.6.70. Остальные операторы (Miscellaneous operators)
П3.6.71. Литералы (Literals)
П3.6.72. Агрегаты (Aggregates)
П3.6.73. Обращение к функции (Function calls)
П3.6.74. Составные выражения (Qualified expressions)
П3.6.75. Преобразование типов (Type conversions)
П3.6.76. Распределение ресурсов (Allocators)
П3.6.77. Статические выражения (Static expressions)
П3.6.78. Последовательностные операторы (Sequential statements)
П3.6.79. Оператор ожидания (Wait statement)
П3.6.80. Оператор контроля (Assertion statement)
П3.6.81. Оператор отчета (Report statement)
П3.6.82. Оператор назначения сигнала (Signal assignment statement)
П3.6.83. Модификация выходного сигнала (Updating a projected output waveform)
П3.6.84. Оператор назначения переменной (Variable assignment statement)
П3.6.85. Назначение векторных переменных (Array variable assignments)
П3.6.86. Оператор вызова процедуры (Procedure call statement)
П3.6.87. Оператор if (If statement)
П3.6.88. Оператор выбора case (Case statement)
П3.6.89. Операторы цикла (Loop statement)
П3.6.90. Оператор next (Next statement)
П3.6.91. Оператор Exit (Exit statement)
П3.6.92. Оператор возврата (Return statement)
П3.6.93. Пустой оператор (Null statement)
П3.6.94. Параллельные операторы (Concurrent statements)
П3.6.95. Оператор блока (Block statement)
П3.6.96. Операторы процесса (Process statement)
П3.6.97. Параллельный вызов процедур (Concurrent procedure call statement)
П3.6.98. Параллельный контроль (Concurrent assertion statement)
П3.6.99. Параллельное назначение сигналов (Concurrent signal assignment statement)
П3.6.100. Условное назначение сигналов (Conditional signal assignment)
П3.6.101. Выборочное назначение сигналов (Selected signal assignments)
П3.6.102. Оператор реализации компонента (Component instantiation statement)
П3.6.103. Задание экземпляра компонента (Instantiation of a component)
П3.6.104. Экземпляр интерфейса проекта (Instantiation of a design entity)
П3.6.105. Оператор Generate (Generate statement)
П3.6.106. Область объявления (Declarative region)
П3.6.107. Контекст объявлений (scope of declarations)
П3.6.108. Видимость (Visibility)
П3.6.109. Использование предложений (Use clause)
П3.6.110. Контекст перезагруженного разрешения
(The context of overloaded resolution)
П3.6.111. Части проекта и их анализ (Design units and their analysis)
П3.6.112.Библиотеки проекта (Design libraries)
П3.6.113. Контекстные предложения (Context clauses)
П3.6.114. Предопределенные аттрибуты (Predefined attributes)
П3.6.115. Пакет STANDARD
П3.6.116. Пакет TEXTIO

Приложение 4. Краткое описание синтакиса синтезируемого подмножества VHDL

Приложение 5. Англо-русский словарь терминов в области САПР электронных
устройств

Приложение 6. Полезные Web-адреса